基于P2020 处理器局部总线锁存处理分析

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摘要：局部总线接口是P2020处理器应用场景较多的接口之一，为了节省芯片管脚数量，P2020芯片对局部总线进行了地址数据管脚复用，因此，硬件需要设计锁存器来区分地址和数据信号。当使用FPGA实现锁存器功能时，如果不考虑FPGA布线带来的时序误差，容易出现锁存地址出错的情况，文章通过分析P2020 处理器局部总线锁存功能，结合逻辑时序分析，设计了一种同步锁存处理的逻辑方案，对地址信号锁存时进行时钟同步设计，最终使逻辑实现锁存器达到稳定锁存地址的效果。（剩余3594字）

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