一种节省资源的矩阵运算单元硬件微架构设计

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摘  要： 为了实现人工智能和高性能计算在不同应用领域下的快速运算，需借助人工智能加速器（NPU）或者通用图形处理器（GPGPU）对其进行加速。由于矩阵运算是人工智能和高性能计算的核心运算，文中提出一种节省资源的矩阵运算单元架构的实现方案。通过对矩阵运算单元中每个子运算单元中的乘法器和加法器数量进行扩展，并将输入数据按行列广播到矩阵运算单元上的各个子运算单元可实现对矩阵运算的加速。（剩余12500字）

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