集成电路设计与EDA技术课程专业能力培养实践

——RTL设计的层次化展平处理

打开文本图片集

摘  要：Verilog HDL作为描述数字电路的通用语言，在大规模设计中一般采用层次化和结构化的设计方法。为了在获得较优的电路面积结果的同时提高综合后输出网表的可读性，使用Python和正则表达式对Verilog代码进行层次化展平处理，用模块内的设计代码替换实例化语句。打平层次结构后，设计代码变为没有层次的、不带参数、不带可选择配置的扁平链式结构，提高了代码的可维护性。（剩余6700字）

网站仅支持在线阅读（不支持PDF下载），如需保存文章，可以选择【打印】保存。