基于非均匀量化的极化码ＳＣＬ 译码器ＦＰＧＡ 实现

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摘 要：针对现有均匀量化的连续消除列表（Ｓｕｃｃｅｓｓｉｖｅ Ｃａｎｃｅｌｌａｔｉｏｎ Ｌｉｓｔ，ＳＣＬ）译码算法中存储资源消耗大、布线延迟高的问题，提出了一种采用５ ｂｉｔ 非均匀量化方案的ＳＣＬ 译码算法。该算法保留均匀量化中的对数似然比（Ｌｏｇ-Ｌｉｋｅ-ｌｉｈｏｏｄ Ｒａｔｉｏ，ＬＬＲ）迭代计算方法，采用５ ｂｉｔ 非均匀量化ＬＬＲ，在ＬＬＲ 计算模块中设计查找表（Ｌｏｏｋ-Ｕｐ-Ｔａｂｌｅ ，ＬＵＴ）转为６ ｂｉｔ 均匀量化ＬＬＲ 用于计算。（剩余10442字）

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